Фазы тактовых сигналов импульсного питания динамических узлов микросхемы Информация

Информация

Прерывание

Блокировка Внешний регистр связи

Внешний регистр

связи

Общий

Разрешение записи

Информация

Адресные сигналы

Напряжение питания - 27 в

Примечание Выводы 5, 6, 9, 12, IS, П, 18, 20, 22, 23, 2S, 26 не задействованы

Таблица 2.9

Примечание Выводы 7-12, 15, 18-22, 25, 26, 28, 30, 36, 47 не задействованы

Таблица 2.10

Команда процессора

Мнемоника

Z со

10d£> J MP

1 IdO l2dD 1 3dD 14dO l5dD 16dD

17dO

ISdD I9dO

IBdO

CLR INC DEC ADC SBC ROL

COM HRR

Одноадресные команды:

(dst)= (PC). Переход на подпрограмму или возврат нз подпрограммы 0 0 0 0 0~у (dst) .

Очистка

(dst) + 1 (dst).

Приращение (dst) - 1 => (dst)

Уменьшение (dst) + (с) = (dst)

Прибавить перенос (dst) - (с) = (dst).

Вычесть перенос О * * Циклический двоичный сдвиг влево, включая (с) О * * Логический двоичный сдвиг влево, включая (с) - О * (dst)= (dst) Инверсия

Шестнадцатернчный циклический сдвиг вправо, включая

Шестиадцатеричный арифметический сдвиг вправо, вклю-

чая RgOTl 2

Продолжение табл. 2,]0

Продолжение табл. 2.10

Двухадресные команды:

isSdD JSR ------

ibSdD

isSdD

bsSdD

bsSdD TsSdD

HiSdD 9sSdD AsSdD BsSdD

CsdD DsSdD EsSdD

FssdO

MOV ADD SUB CMP DADC

SUBC DIV MULA MULA

BIC BIS BIT

MOVM

0 0

*

*

* ♦

0

0

0 * 0 0

(PC) (dst). (src) (PC).

Переход к подпрограмме (srs> (dst)

Пересылка

(src) + (dst) = (dst). Сложение

(dst) - (srt).= (dst).

Вычитание (dst) - (src). Сравнение

(dst) + (src) + (с) = (dst).

Десятичное сложение (dst) ~ (srs) + (c)

(dst)

Десятичное вычитание

(ДОП! =

(dst). Остаток

Десятичное деление (srs). (dst) =)R dst).

Десятичное умиоже ние

[(src) - (dst) + + < Д0П1)] =

дот-

дош

Д0П1

dst).

Десятичное умножение со сложением l(srs)dst)]= (dst).

Очистка разрядов l(src)\/(dst)-]=(dst).

Логическое сложение l(src)(dst)-\ = (dst). Проверка разрядов (src) =j[ds<fnn3y)J. Запись в ППЗУ

38-74

42-78

42-78

01ХХ 02ХХ

озхх

04ХХ

оьхх

06ХХ 07ХХ 08ХХ 09ХХ

ОООХ 00 IX

002Х ООЗХ

004Х 005Х

006Х 007Х

BCS BVC BVS BEQ BNE BPL BMI BR

Команды условных переходов:

XX (PC), иначе, PC : =(РС)-Ц, Переход, если С-О XX (PC), иначе

PC : =(РС)-Ц. Переход, если С=1 XX (PC), иначе PC : =(РС)-И. Переход, если V = 0 XX (PC), иначе

PC : =(РС)4-1. Переход, если V=l XX =ф. (PC), иначе

PC : =(РС)4-1. Переход, если 2=0 XX (PC), иначе

PC : =(pC)-t-l. Переход, если 2=1 XX (PC), иначе

PC : =(РС)--1. Переход, если = 0 XX (PC), иначе

(РС):(РС)-И. -Переход, если =1 х/= (PC).

Безусловный переход

Специальные команды:

HALT ВРТ

WALT !NtT

RTl ENT

SET INT2

* * * *

*

* * *

110 1 * *

Стоп.

Останов процессора -(РКС) (PC) \(\)= =J-(PC), (3)=> (РКС). Командное прерывание для отладки Ожидание Процессор ждет внешних прерываний (РКС) (PC) Jj. (5)=> =J-PC (7) (РКС). Внешнее или командное прерывание ft- (PC), -ft- (РКС). Возврат после прерывания

(РКС) Jj. , (PC) Jj. ,

(9) (PC), (В)

(РКС).

Командное прерывание

Установка признаков в регистре состояния (PKCl Jj., (PC) .1. , (D) (PC), (F) =

(PKC). Внешнее (или командное) прерывание

Команда процессора

Мнемоника

008А:

Результат выполнения команды в регистре состояния

С, V. Z. N

Выполняемые функции

it 11

RTT . . . (PC), (РКС)

Возврат после прерывания. Выполнение одной команды основной программы, переход к ВРТ

Примечание (src) - содержание ячейки источника, (ds/) - содержимое ячейки приемника; .5S, dD - адреса ячеек источника и приемника; ХХ~ восемь младших двоичных разрядов адреса; X - разряды не задействованы в командах; i), - занесение в стек; j -извлечение нз стека; - бит может изменять свое состояние в процессе выполнения команды; О и 1 - бит может устанавливаться в соответствии с низким или высоким уровнем напряжения; С - перенос; - - бит не изменяет своего состояния; PC - программный счетчик; РКС - регистр состояния процессора; Кдоп i - дополнительный 16-разрядный регистр для выполнения операций умножения н деления, расположенный в регистре связи; /?доп 2 - дополнительный 4-разрядный регистр.

В центральном процессоре используются три типа команд: безадресные, одно- н двухадресные. В безадресных командах содержится только код операции. Формат одноадресной команды показан на рнс. 2.17, а, двухадресной - на рнс. 2.17, б.

Содержание информации в разрядах;

на рис. 2.17, а: 15-8 - код операции (OPR); 5-О - адресное поле операнда приемника; 5,4 - метод адресации (d); 3 - признак прямой или косвенной адресации {d)-2-0 - номер регистра (D); 7,6 - ие используются;

иа рис, 2.17, б: 15-12 - код операции {OPR); 11-0 - адресное поле операндов источника и приемника; 11, 10 - метод адресации для операнда-источника (S); 9,8 - метод адресации для операнда-приемника (d); 7 - признак прямой или косвенной адресации для операнда-источника (S); 3 - признак прямой или косвенной адресации для операнда-приемника {d); 6-4 - номер регистра для операнда-источника (5); 2-0 - номер регистра для операнда-приемника (D).

Используется 12 методов адресации (см. табл. 2.11). Признаки косвенности для соответствующих методов адресации показаны в табл. 2.12.

Связь микросхем выполнена через последовательный однобитовый канал связи.

После включения источника питания или подачи сигнала Сброс процессор входит в режим работы пультового отладочного терминала. Микросхема К145ИК1809 готова к выполнению команд управления, приведенных в табл. 2.13.

При нажатии клавнщн Пуск или подаче в канал связи кода ООООг в момент времени Д11Е1 центральный процессор переводится в режим работы по программе с начального адреса или с адреса, введенного с клавиатуры пультового терминала. Имеется возможность прерывания работы процессора по программе.

!0-А/3

АО А!

Рис. 2.13. Временные диаграммы работы процессора * на базе К145ИК1809 и

К145ИК1810