|
| |
Строительный блокнот Корпуса микропроцессорных микросхем
12 Зак. 53 Окончание табл. 10.40
10.6. Микросхема К1800РП6 Микросхема К1800РП6 - двухадресная буферная память (DAM), предназначена для организации быстродействующего буфера данных или регистрового массива. Память состоит из двух частей, адресуемых независимо, поэтому запись даииых на одну ее часть может производиться одновременно со считыванием данных из другой. Благодаря этому свойству микросхема может выполнять функции буфера связи между быстродействующим процессором и более медленными устройствами ввода/вывода. Емкость памяти (матрицы) составляет 32 слова по 9 бит в каждой части и может быть увеличена наращиванием. Запись и считывание данных по двум отдельным шинам может производиться одновременно. При записи данных в ячейку памяти одной части матрицы они автоматически записываются в аналогичную ячейку другой ее части. Условное графическое обозначение микросхемы приведено иа рнс. 10.18, иазиаченне выводов- в табл. 10.41, структурная схема пока заиа иа рис. 10.19. Структурная схема DAM состоит из двух одинаковых частей, каждая из которых включает в себя усилители и формирователи записи данных AD и BD, дешифраторы адресов АА и ВА, блоки контроля четности адресов /4Л и Д/4 и данных, усилители считывания дан- ных и регистры данных AD и BD, триггеры ошибки и матрицу памяти двойного доступа (32X9). Общей частью является блок сравнения адресов. Шины данных - 9-разрядные двунаправленные, шины адресов АА ВА - входные, 5-разрядные. Каждая часть матрицы имеет входы разрешения записи с шин даииых в память и входы разрешения выдачи данных нз памяти на выходные шины. Синхронизация работы обеих частей микросхемы осуществля-ется синхросигналами SYNA и SYNB, которые поступают иа регистры .данных, блок сравнения адресов и триггеры ошибки четности. Вход управления SR устанавливает в исходное состояние триггеры ошибки и регистры данных. Сигнал на выходе равенства адресов EG-ER указывает на то, что адреса АА и ВА равны и разрешение записи одной шииы совпадает с разрешением записи другой. Преимущество данной структуры микросхемы заключается в том, что матрица может быть использована как два регистра разрядностью 32X9 бит каждый, в которых считывание и запись может одновременно производиться по двум шинам адресов и данных независимо. Данные из одной шины могут записываться в ячейку памяти одной части, в то же время по другой шине данные считываются из ячейки другой части. Информация из памяти может считываться при SYNA=0 или SYNB=0 и Вывод /, 24 2-6. 8-11 7. 17 12, 36 13-16, 18-22 23 26 27 28 29-34 35, 37-41 42 43 44 45 46 47 48 Обозначение Тип вывода Функциональное назначение выводов BD1, BD2. BDO. BD7. BD8. BD6-BD3 Usso AD3-AD6, AD8. AD7. ADO. AD2. ADl SYN A EAD EWA A AO. AA1-AA5 BAS-BAI. BAO SYNB EG-ER ERB CO Входы/выходы Входы/выходы Выход Вход Вход Вход Входы Входы Вход Вход Вход Вход Выход Выход Вход Напряжение питания -5,2 В Двунаправленные выводы шины данных ВО. разряды 0-8 Общий выходных транзисторов ОбШий схемы Двунаправленные выводы шины данных AD. разряды 0-8 Ошибка четности .чанных или адреса АА Синхронизация выходного регистра АА Разрещение выдачи данных на шину AD Разрешение записи из шины AD в память Адреса АА разрядов О (на четность), 1 (младшего)-5 (старшего) Адреса ВА разрядов О (на четность), 1 (младшего)-5 (старшего) Разрешение записи из шины BD в память Разрешение выдачи данных на шину BD Синхронизация выходного регистра ВА Установка в исходное состояние триггеров ошибки и выходных регистров Признак равенства адресов АА и В/4 и признак ошибки Ошибка четности данных или адреса ВА Управление режимом установки 44 48 SR СО АВ V / 2 3 4 5 В 7 в JL Л 2 3 4 5 б 7 В eifA EBBi Ucc j- £ I2.3S Рис. 10.18. Условное графическое обозначение К1800РП6 фиксироваться в регистре при SYNA=\ или SYNB\. Триггеры ошибки используются для проверки четности адреса и данных. Выход триггера ошибки (ERA нли ERB) переходит в О, если есть ошибка четности, и в 1, если нет ошибки четности при переходе синхросигнала из О в 1. Блок контроля четности адреса н данных срабатывает, если есть ошибка четности адреса. Блок контроля ошибки адреса может быть запрещен подсоединением входов четности адреса (ААО и ВАО) к напряжению источника -2 В. Блок сравнения адресов выдает на выходе сигнал EG-ER, когда из памяти считывается неправильная информация
|